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等离子体蚀刻对low-k TDDB的影响

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发布时间：

2020-12-17

等离子体蚀刻对low-k TDDB的影响：
在先进技术节点，后段金属层的电介质间隔缩小到100nm以下，而且为了降低RC延迟而引入的low-k材料使得电介质的机械性能大大降低且缺陷增多，这些不利因素导致金属互连线间电介质的经时击穿问题越来越严重。前面我们讨论过栅极氧化层的TDDB问题， low-k的TDDB与其类似，但也有很大的不同。一个是栅极氧化层是纵向击穿，图形化工艺步骤对其影响有限，但后段low-k一般是横向击穿，图形化工艺决定的CD、形貌、LWR等对其有决定性影响。其次，铜互连中引入的Cu化学机械研磨工艺会带来金属离子残留和水汽侵入，这些是栅极氧化层所没有的。还有蚀刻和金属阻挡层溅射沉积时等离子体对low-k的损伤，也是 low-k TDDB所独有。虽然后段电介质间距比同节点的栅极氧化层厚度厚很多，例如先进技术节点的栅氧化层只有2nm左右，后段电介质间距能达到35nm左右，但因为材料性质和工艺复杂的原因，low-k击穿问题面临的挑战不亚于栅氧化层击穿。

low-k材料 SiCOH 在高温高压应力下的漏电流随时间的变化，初始阶段可观察到明显的电流下降，一般归因于电荷被限制于电介质中，随着持续施加应力，陷阱电荷诱发的漏电流开始缓慢增加，这个阶段会持续较长时间，直到出现电流急剧增加，也就是击穿。典型的Cu/low-k击穿模式，一般为沿着low-k和上覆盖层的界面击穿，而且有明显的Cu离子扩散。
击穿可能是电介质内部键断裂，也可能是金属扩散到绝缘体内。要将高压下的测试结果外推到低压即工作电压下，就需要借助于失效时间模型。关于金属层电介质击穿有两个广为人知的模型，一个是热化学击穿模型，即Si-O键在高压下断裂，为本征失效，另一个是电荷注入模型，即认为铜离子扩散进人电介质导致击穿，为非本征击穿。对于后段Cu/low-k结构的TDDB，由于Cu的高扩散性以及氧化铜的不稳定性，Cu电极的影响非常显著，目前业界大多数人接受的是后一模型，也称为电流驱动和铜离子催化下的界面击穿模型。该模型下，阴极的加速电子通过Schottky发射或者Poole-Frenkel发射来注入阳极。 Schottky发射对应低电场条件(<1.4MV/cm)，为金属与电介质界面的电子热激发越过势垒; 而Poole-Frenkel发射对应高电场条件(>1.4MV/cm)，为电介质中陷阱电子在电场增强的热激发作用进入电介质导带，这些高能电子达到阳极后，一部分会与阳极表面的CuO发生电化学反应产生铜离子，接着Cu离子会扩散或者在电场作用下漂移进人电介质，一般Cu离子的运动路径为low-k和顶部覆盖层的界面。如果铜电极表面没有CuO，只有Cu原子，基本不会观测到铜进入电介质，所以CMP时研磨液的选择、CMP后铜表面清洗、在H2环境下还原CuO、隔绝水汽以避免水氧化Cu都对low-k TDDB非常关键。
根据SE和PF传导电流公式，以及电荷注入模型关于电介质的损伤程度与电介质中注入的电荷数成正比的假设，当电介质损伤达到临界点时的失效时间可以表示为
TF=Aexp（-ϒE）exp（Ea/k_BT） (7-18）
其中，ϒ为电场加速因子。式(7-18)也称为 TDDB的模型根号E，低电场下的TDDB失效时间能达到数年之久，有更多的实验结果表明Cu/low-k结构在低电场下的失效时间与根号E模型外推出的失效时间更接近，通过实验确定了根号E模型的正确性。
通过增大low-k材料中的孔隙率，能够有效降低k值，但会导致材料中缺陷增多。电介质间隔缩小到30nm以下时，多孔low-k材料在高电压下的失效时间急剧下降，即使使用模型外推出的失效时间可能也达不到消费电子所需寿命。Oates等建议使用两阶段的缺陷成核和缺陷生长模型代替现有的只考虑缺陷成核的根号E模型来延长外推出的失效时间。因为在高压下缺陷生长非常迅速，测得的失效时间只表征了缺陷成核过程，但是在低电压下缺陷生长却慢得多，这个时间在模型中没有反应。通过两阶段应力的测试技术就能分别表征出缺陷成核和生长的过程。根据该方法外推出的low-k TDDB失效时间能延长数个数量级。该方法目前还处于讨论阶段，需要工业界更多实验数据来验证。
等离子体蚀刻对low-k TDDB的影响主要体现在两个方面，一是蚀刻中等离子体造成 low-k损伤，二是蚀刻所定义图形的尺寸大小和均匀性。
low-k材料SICOH沉积完成后，材料分子的网状结构稳固且有规律的排列，但蚀刻过程打断了这个结构。在沟槽侧壁形成大量不完整结构，即缺陷。同时等离子体中的氧离子能钻入多孔状low-k，与其分子结构末端的甲基中的C结合，将其带走，造成表面碳耗尽，进一步步破坏low-k的结构。等离子体还会发射真空紫外线(VUV)，low-k吸收这些高能光子后导致化学键断裂，可能在表面形成低能量的导电通道。等离子体造成的这些缺陷在TDDB测试时都会成为电荷陷阱，其在应力作用下诱捕电荷，造成电介质表面势垒降低，从而加速电介质击穿。 Nichols等的研究表明，经过ECR等离子体处理或VUV照射的low-k材料，其在各个电场强度下的TDDB失效时间明显缩短。
氢氟酸对low-k材料SiCOH基本没有蚀刻能力，但对碳耗尽之后产生的SiO2却能轻易去除。在工程上一般将等离子体蚀刻过后的SiCOH用低浓度氯氟酸(DHF)处理，通过观察碳耗尽层的厚度来表征等离子体对SiCOH的损伤程度。IBM公司提出的P4 (Post Porosity Plasma Protection)方法能有效降低多孔low-k材料在等离子体蚀刻时的损伤，不同电场强度下，初沉积完的low-k和经过等离子体处理或VUV照射完的low-kTDDB失效时间，实线为VE模型，(b)经过和没经过P4方法保护的碳耗尽层对比
经过P4方法保护的low-k在蚀刻后的碳耗尽层大大减少，孔隙率越高效果越明显。其具体方法为在多孔low k沉积完成后旋涂聚合物于其上，然后加热使聚合物通过毛细管作用渗透进小孔，接下来做常规的图形化和金属化工艺，加热使小孔中有机聚合物分解释放，重新形成多孔结构的low-k电介质。另一方面，IMEC发现温度低到-70℃的超低温蚀刻基本没有碳耗尽层产生，超低温下侧壁上含C、H、O的反应副产物液化并渗入low-k薄膜孔隙中，阻止了等离子体损伤。
增大金属导线间的间距和改善间距的均匀性都可以有效提升TDDB。碳耗尽层由于k值较高，需要尽量去除，因此减少等离子体损伤带来的碳耗尽层厚度能有效增加电介质宽度。在一定节距下，导线间距增大意味着导线变细，会带来导线电阻变大、电容升高、填孔更困难等问题，因此在某一技术节点导线间距可调空间很小，而改善主要集中在均匀性，包括局部的和整片晶圆的均匀性，这与前面讨论的栅极尺寸均匀性类似。局部均匀性的表征方式为LER，Cu突出部位的电场强度大大高于其他区域，更容易出现电介质击穿。通过图形化方法的优化，例如沟槽蚀刻中使用金属硬掩膜能大幅度改善 LER。随着图形尺寸缩小，LER的影响越来越显著，如何通过精细图形化手段来改善LER是个永恒的主题。由于蚀刻后的沟槽总是有一定倾斜角度，例如85°，电介质上表面宽度不仅取决于蚀刻定义的尺寸，也与化学机械研磨的深度有关，良好的蚀刻和化学机械研磨工艺均匀性对全晶圆均匀性至关重要。不同于互连金属间电介质宽度的低可调性，通过改变通孔蚀刻工艺可以大幅度地调整通孔与互连金属线间的电介质宽度，通孔蚀刻时对金属硬掩膜高选择比的SAV(self-aligned via)工艺比低选择比的PT(punch through)工艺得到了更宽的电介质宽度，不管是在通孔蚀刻后，还是在站式蚀刻或者化学机械研磨后都看到了明显的区别。但是SAV工艺的通孔底部尺寸相对较小，对应较高的通孔接触电阻，一般工程上需要在两种工艺之间选择一个折中方案。