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等离子体蚀刻对PID的影响

  • 分类:公司动态
  • 作者:等离子清洗机-CRF plasma等离子设备-等离子表面处理机厂家-诚峰智造
  • 来源:
  • 发布时间:2020-12-07
  • 访问量:

【概要描述】等离子体诱发损伤(Plasmae Induced Damage,PID)指的是集成电路制造中,各式各样的等离子体工艺对MOSFET器件的损伤导致器件性能偏移。在等离子体环境中,由于放电产生大量的离子和电子,离子由于电极电势或等离子体自偏压的作用而被加速并向晶圆表面运动, 它们对衬底产生物理轰击并促进了表面的化学反应。这些离子和电子电流被暴露于等离子体中的金属收集,聚集在多晶硅或铝的栅电极,这时金属层的功能就是个“天线”,栅氧化层可以看作一个电容,当栅上收集的电荷越来越多时,栅压越来越高,会引起栅氧化层产生FN隧穿。在FN电流的作用下,栅氧化层和界面都会产生缺陷,产生的损伤会引起IC成品率降低,并会加速热载流子退化和TDDB效应,引起器件长期可靠性问题。在集成电路制造技术中,充电效应引起的栅氧化层退化是一个严重的问题。          引起PID的机理主要有以下几种:          (1)等离子体密度。高的等离子体密度意味着更大的电流在充电导致损伤的模型下,更高的等离子体密度更容易引起PID问题。Krishnan等发现将ICP金属蚀刻反应腔室高度从8cm减少到5cm,晶圆表面电场强度显著增强。等离子体密度的增加导致电荷充电,引起了严重的器件损伤。          (2)等离子体局部不均匀性。在均匀等离子体中,离子和电子电流在一个RF周期中局 部平衡,此时栅氧化层电势很小,但在非均匀等离子体中,局部范围内的电势不均衡会在晶圆表面产生电流路径,从而引起栅氧化层损伤。          (3)电子遮蔽效应(Eletron Shading Effect)。等离子体中电子比离子的方向性更差,即 电子的入射角度分布比离子要大,更容易被光阻遮蔽,正离子聚集在蚀刻前端形成对器件 的正电势。          (4)反向电子遮蔽效应(Reverse Electron Shading Effect)。 ESE发生在图形密集区域, 如图形间隔小于0.5μm。相反地,在图形空旷区域,例如图形间隔大于2μm时,由于电子的各向同性。部分电子被要蚀刻的金属侧壁收集,而离子不会,导致负电荷聚集在金属侧壁形成对器件的负电势。          (5)真空紫外线辐射(VUV Radiation)。等离子体放电时产生大量的VUV光子,其在栅氧化层中产生光电流而损伤器件。在栅极顶部覆盖层带隙比氧化硅窄的氮化硅能有效地吸收和阻挡高能VUV,从而保护栅氧化层免于VUV辐射损伤。          已有研究表明,当接收天线面积与器件大小的比值(Antenna Ratio)越大时,器件受到的 损伤越严重,可以设计不同大小的天线比来衡量比较不同等离子体工艺对器件损伤的程度。 一般利用栅极漏电流来表征PID。以NMOS为例,漏电流越大表明正电荷引起的PID越严重。          电路设计时避免过高的天线比、采用金属跳层或者使用保护二极管将电荷引入衬底能有 效抑制PID影响,通过工艺优化能够提高器件能容忍的天线比。Zhou等将各层金属制造工艺中引入的PID独立测试分析,以研究各种后段蚀刻工艺对PID的影响。金属层的电介质蚀刻对接触孔的金属天线充电,其在很小的接触孔天线比(如20)时就产生了PID问题, 而高层金属要到几千的天线比时才产生PID问题。金属层蚀刻的过蚀刻时间越长PID 越差,高频功率与低频功率的比率更高时PID也变差,当更换电源为频率更高的电源时PID 问题会更严重,因为电源频率越高,等离子体密度越大,相应的电荷聚集现象越严重,因此PID 越差。但高频功率对蚀刻中聚合物副产物的控制至关重要,因此在频率的选择上要仔细权衡。对钝化层蚀刻,过蚀刻时间却对PID的影响不显著,可能因为其接收天线是铜,而金属层蚀刻时是钨,敏感性不同,同时距离前段器件距离太远。在第二钝化层蚀刻中,同样对过蚀刻时间不敏感,但使用磁场会带来严重的PID问题,相比于没有磁场的工艺,使用磁场能改善蚀刻均匀性,但其带来的过高的等离子体密度对PID有很大影响。不同于以上工艺由于正电荷聚集而产生的PMOS PID问题,铝衬垫蚀刻却会引起NMOS的PID问题,这可以用 RESE模型和超薄金属层的电荷收集效应来解释,铝衬垫图形间距一般较大, 而且是金属蚀刻,符合RESE模型,另外,当金属蚀刻接近尾声,超薄的AI薄膜容易收集负电荷,聚集的负电荷使NMOS栅氧化层中产生从基底指向栅极的FN电流,损伤栅氧化层。        先进技术节点采用的HKMG技术为PID带来更大的挑战。在等离子体伪栅去除工艺 中,要完全清除角落里的多晶硅,需要施加较长时间的基于NF3/H2气体的过蚀刻,但由于等离子体直接接触High-k栅介质层上的功函数金属,等离子体中的氢离子对栅介质层的损伤大大增加,Ji等人推测同步脉冲等离子体能够在保证角落没有多晶硅残留的情况下,通过降低电子温度来缓解对栅电介质层的损伤。正是由于这些挑战,业界开发出了在伪栅去除后再沉积High-k栅介质层的工艺,并且伪栅去除使用先用等离子体蚀刻一部分再用化学溶剂去除剩余部分的方法,有效避免了等离子体蚀刻引起的栅介质层损伤。

等离子体蚀刻对PID的影响

【概要描述】等离子体诱发损伤(Plasmae Induced Damage,PID)指的是集成电路制造中,各式各样的等离子体工艺对MOSFET器件的损伤导致器件性能偏移。在等离子体环境中,由于放电产生大量的离子和电子,离子由于电极电势或等离子体自偏压的作用而被加速并向晶圆表面运动, 它们对衬底产生物理轰击并促进了表面的化学反应。这些离子和电子电流被暴露于等离子体中的金属收集,聚集在多晶硅或铝的栅电极,这时金属层的功能就是个“天线”,栅氧化层可以看作一个电容,当栅上收集的电荷越来越多时,栅压越来越高,会引起栅氧化层产生FN隧穿。在FN电流的作用下,栅氧化层和界面都会产生缺陷,产生的损伤会引起IC成品率降低,并会加速热载流子退化和TDDB效应,引起器件长期可靠性问题。在集成电路制造技术中,充电效应引起的栅氧化层退化是一个严重的问题。

 

       引起PID的机理主要有以下几种:

 

       (1)等离子体密度。高的等离子体密度意味着更大的电流在充电导致损伤的模型下,更高的等离子体密度更容易引起PID问题。Krishnan等发现将ICP金属蚀刻反应腔室高度从8cm减少到5cm,晶圆表面电场强度显著增强。等离子体密度的增加导致电荷充电,引起了严重的器件损伤。

 

       (2)等离子体局部不均匀性。在均匀等离子体中,离子和电子电流在一个RF周期中局 部平衡,此时栅氧化层电势很小,但在非均匀等离子体中,局部范围内的电势不均衡会在晶圆表面产生电流路径,从而引起栅氧化层损伤。

 

       (3)电子遮蔽效应(Eletron Shading Effect)。等离子体中电子比离子的方向性更差,即 电子的入射角度分布比离子要大,更容易被光阻遮蔽,正离子聚集在蚀刻前端形成对器件 的正电势。

 

       (4)反向电子遮蔽效应(Reverse Electron Shading Effect)。 ESE发生在图形密集区域, 如图形间隔小于0.5μm。相反地,在图形空旷区域,例如图形间隔大于2μm时,由于电子的各向同性。部分电子被要蚀刻的金属侧壁收集,而离子不会,导致负电荷聚集在金属侧壁形成对器件的负电势。

 

       (5)真空紫外线辐射(VUV Radiation)。等离子体放电时产生大量的VUV光子,其在栅氧化层中产生光电流而损伤器件。在栅极顶部覆盖层带隙比氧化硅窄的氮化硅能有效地吸收和阻挡高能VUV,从而保护栅氧化层免于VUV辐射损伤。

 

       已有研究表明,当接收天线面积与器件大小的比值(Antenna Ratio)越大时,器件受到的 损伤越严重,可以设计不同大小的天线比来衡量比较不同等离子体工艺对器件损伤的程度。 一般利用栅极漏电流来表征PID。以NMOS为例,漏电流越大表明正电荷引起的PID越严重。

 

       电路设计时避免过高的天线比、采用金属跳层或者使用保护二极管将电荷引入衬底能有 效抑制PID影响,通过工艺优化能够提高器件能容忍的天线比。Zhou等将各层金属制造工艺中引入的PID独立测试分析,以研究各种后段蚀刻工艺对PID的影响。金属层的电介质蚀刻对接触孔的金属天线充电,其在很小的接触孔天线比(如20)时就产生了PID问题, 而高层金属要到几千的天线比时才产生PID问题。金属层蚀刻的过蚀刻时间越长PID 越差,高频功率与低频功率的比率更高时PID也变差,当更换电源为频率更高的电源时PID 问题会更严重,因为电源频率越高,等离子体密度越大,相应的电荷聚集现象越严重,因此PID 越差。但高频功率对蚀刻中聚合物副产物的控制至关重要,因此在频率的选择上要仔细权衡。对钝化层蚀刻,过蚀刻时间却对PID的影响不显著,可能因为其接收天线是铜,而金属层蚀刻时是钨,敏感性不同,同时距离前段器件距离太远。在第二钝化层蚀刻中,同样对过蚀刻时间不敏感,但使用磁场会带来严重的PID问题,相比于没有磁场的工艺,使用磁场能改善蚀刻均匀性,但其带来的过高的等离子体密度对PID有很大影响。不同于以上工艺由于正电荷聚集而产生的PMOS PID问题,铝衬垫蚀刻却会引起NMOS的PID问题,这可以用 RESE模型和超薄金属层的电荷收集效应来解释,铝衬垫图形间距一般较大, 而且是金属蚀刻,符合RESE模型,另外,当金属蚀刻接近尾声,超薄的AI薄膜容易收集负电荷,聚集的负电荷使NMOS栅氧化层中产生从基底指向栅极的FN电流,损伤栅氧化层。


       先进技术节点采用的HKMG技术为PID带来更大的挑战。在等离子体伪栅去除工艺 中,要完全清除角落里的多晶硅,需要施加较长时间的基于NF3/H2气体的过蚀刻,但由于等离子体直接接触High-k栅介质层上的功函数金属,等离子体中的氢离子对栅介质层的损伤大大增加,Ji等人推测同步脉冲等离子体能够在保证角落没有多晶硅残留的情况下,通过降低电子温度来缓解对栅电介质层的损伤。正是由于这些挑战,业界开发出了在伪栅去除后再沉积High-k栅介质层的工艺,并且伪栅去除使用先用等离子体蚀刻一部分再用化学溶剂去除剩余部分的方法,有效避免了等离子体蚀刻引起的栅介质层损伤。


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  • 作者:等离子清洗机-CRF plasma等离子设备-等离子表面处理机厂家-诚峰智造
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  • 发布时间:2020-12-07 09:00
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等离子体蚀刻对PID的影响:

 

       等离子体诱发损伤(Plasmae Induced Damage,PID)指的是集成电路制造中,各式各样的等离子体工艺对MOSFET器件的损伤导致器件性能偏移。在等离子体环境中,由于放电产生大量的离子和电子,离子由于电极电势或等离子体自偏压的作用而被加速并向晶圆表面运动, 它们对衬底产生物理轰击并促进了表面的化学反应。这些离子和电子电流被暴露于等离子体中的金属收集,聚集在多晶硅或铝的栅电极,这时金属层的功能就是个“天线”,栅氧化层可以看作一个电容,当栅上收集的电荷越来越多时,栅压越来越高,会引起栅氧化层产生FN隧穿。在FN电流的作用下,栅氧化层和界面都会产生缺陷,产生的损伤会引起IC成品率降低,并会加速热载流子退化和TDDB效应,引起器件长期可靠性问题。在集成电路制造技术中,充电效应引起的栅氧化层退化是一个严重的问题。

 

       引起PID的机理主要有以下几种:

 

       (1)等离子体密度。高的等离子体密度意味着更大的电流在充电导致损伤的模型下,更高的等离子体密度更容易引起PID问题。Krishnan等发现将ICP金属蚀刻反应腔室高度从8cm减少到5cm,晶圆表面电场强度显著增强。等离子体密度的增加导致电荷充电,引起了严重的器件损伤。

 

       (2)等离子体局部不均匀性。在均匀等离子体中,离子和电子电流在一个RF周期中局 部平衡,此时栅氧化层电势很小,但在非均匀等离子体中,局部范围内的电势不均衡会在晶圆表面产生电流路径,从而引起栅氧化层损伤。

 

       (3)电子遮蔽效应(Eletron Shading Effect)。等离子体中电子比离子的方向性更差,即 电子的入射角度分布比离子要大,更容易被光阻遮蔽,正离子聚集在蚀刻前端形成对器件 的正电势。

 

       (4)反向电子遮蔽效应(Reverse Electron Shading Effect)。 ESE发生在图形密集区域, 如图形间隔小于0.5μm。相反地,在图形空旷区域,例如图形间隔大于2μm时,由于电子的各向同性。部分电子被要蚀刻的金属侧壁收集,而离子不会,导致负电荷聚集在金属侧壁形成对器件的负电势。

 

       (5)真空紫外线辐射(VUV Radiation)。等离子体放电时产生大量的VUV光子,其在栅氧化层中产生光电流而损伤器件。在栅极顶部覆盖层带隙比氧化硅窄的氮化硅能有效地吸收和阻挡高能VUV,从而保护栅氧化层免于VUV辐射损伤。

 

       已有研究表明,当接收天线面积与器件大小的比值(Antenna Ratio)越大时,器件受到的 损伤越严重,可以设计不同大小的天线比来衡量比较不同等离子体工艺对器件损伤的程度。 一般利用栅极漏电流来表征PID。以NMOS为例,漏电流越大表明正电荷引起的PID越严重。

 

       电路设计时避免过高的天线比、采用金属跳层或者使用保护二极管将电荷引入衬底能有 效抑制PID影响,通过工艺优化能够提高器件能容忍的天线比。Zhou等将各层金属制造工艺中引入的PID独立测试分析,以研究各种后段蚀刻工艺对PID的影响。金属层的电介质蚀刻对接触孔的金属天线充电,其在很小的接触孔天线比(如20)时就产生了PID问题, 而高层金属要到几千的天线比时才产生PID问题。金属层蚀刻的过蚀刻时间越长PID 越差,高频功率与低频功率的比率更高时PID也变差,当更换电源为频率更高的电源时PID 问题会更严重,因为电源频率越高,等离子体密度越大,相应的电荷聚集现象越严重,因此PID 越差。但高频功率对蚀刻中聚合物副产物的控制至关重要,因此在频率的选择上要仔细权衡。对钝化层蚀刻,过蚀刻时间却对PID的影响不显著,可能因为其接收天线是铜,而金属层蚀刻时是钨,敏感性不同,同时距离前段器件距离太远。在第二钝化层蚀刻中,同样对过蚀刻时间不敏感,但使用磁场会带来严重的PID问题,相比于没有磁场的工艺,使用磁场能改善蚀刻均匀性,但其带来的过高的等离子体密度对PID有很大影响。不同于以上工艺由于正电荷聚集而产生的PMOS PID问题,铝衬垫蚀刻却会引起NMOS的PID问题,这可以用 RESE模型和超薄金属层的电荷收集效应来解释,铝衬垫图形间距一般较大, 而且是金属蚀刻,符合RESE模型,另外,当金属蚀刻接近尾声,超薄的AI薄膜容易收集负电荷,聚集的负电荷使NMOS栅氧化层中产生从基底指向栅极的FN电流,损伤栅氧化层。


       先进技术节点采用的HKMG技术为PID带来更大的挑战。在等离子体伪栅去除工艺 中,要完全清除角落里的多晶硅,需要施加较长时间的基于NF3/H2气体的过蚀刻,但由于等离子体直接接触High-k栅介质层上的功函数金属,等离子体中的氢离子对栅介质层的损伤大大增加,Ji等人推测同步脉冲等离子体能够在保证角落没有多晶硅残留的情况下,通过降低电子温度来缓解对栅电介质层的损伤。正是由于这些挑战,业界开发出了在伪栅去除后再沉积High-k栅介质层的工艺,并且伪栅去除使用先用等离子体蚀刻一部分再用化学溶剂去除剩余部分的方法,有效避免了等离子体蚀刻引起的栅介质层损伤。

等离子体蚀刻

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