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偏置侧墙的发展

  • 分类:公司动态
  • 作者:等离子清洗机-CRF plasma等离子设备-等离子表面处理机厂家-诚峰智造
  • 来源:
  • 发布时间:2020-11-10
  • 访问量:

【概要描述】栅极尺寸1.0pm以下的工艺,我们称之为亚微米工艺。而到0.25pm以下,我们称之为深亚微米工艺。而我们在亚微米以及深亚微米时代随着栅极长度/沟道长度的减小,主要面对的技术难题除了隧穿(Punch Through)就是沟道电场(Channel Electric Field)导致的热载流子效应。主要是由于耗尽区宽度延展进入沟道,导致有效沟道长度变窄,所以等效加在沟道上的电场则增加(Vd/Leff),导致了沟道载流子碰撞能增加产生新电子空穴对(Electron-hole Pair),进而形成热载流子注入效应(Hot Carriers Effector or Injection,HCE or HCI)。   如何防止沟道的热载流子效应,只能通过减少耗尽区宽度来提高沟道的有效长度。一方面可以通过增加沟道区域的浓度,防穿通注入(NAPTimplant)或者先进工艺中采用的Pocket implant来抑制耗尽区宽度延伸。另一方面,就是降低源漏区的PN结浓度,这样也可以降低耗尽区宽度。前者可以抑制穿通,但不可能一直提高浓度,毕竟会影响沟道开启电压。对于后者,采用个低掺杂的漏极(Light Doped Drain,LDD)作为N+_Source/Drain的Junction的过渡区,从原来的N+/PW的PN结过渡到了NLDD-/P Well,所以PW那边的耗尽区宽度自然就变窄了。   从器件结构看,紧邻栅极的偏移侧墙宽度尺寸可以控制LDD相对栅极的位置,或者L.DD 掺杂深人到栅极下面的距离,达到控制栅极-漏极重叠电容(CGDO)的目的。后面的主侧墙(MainSpacer)会在后续的高浓度源漏区注入中,使LDD区得以保留,同时形成自对准的源漏区。   为了形成侧墙,首先要在栅极上沉积薄膜。假设薄膜沉积的厚度为a, 栅极高度为b,则栅极边上的侧墙高度为a+b。我们的侧墙蚀刻是回刻,而且是各向异性的蚀刻,可以等效地理解为只有向下蚀刻,没有或很少的侧向蚀刻,所以如果蚀刻量为厚度a,则栅极侧壁将只剩下侧墙残留,这就是我们想要的侧墙了。对于主侧墙来说,它的宽度就是LDD的长度,而它的宽度是由沉积薄膜的厚度来决定的,当然蚀刻本身也会对侧墙宽度有影响。   在亚微米时代,直接在栅极沉积硅酸四乙酯氧化硅(TEOS氧化硅),然后蚀刻停止在源漏硅上,形成侧墙。这种方法的问题是会造成硅损伤。所以当器件缩小至一定程度,漏电将无法控制。接下来到了0.25μm时代,因为TEOS氧化硅侧墙无法满足工艺需要所以后来发展到氮化硅侧墙。因为氮化硅侧墙蚀刻可以停止在下面的氧化硅层上,所以不会对硅有影响 这样的侧墙也叫氮化硅侧墙或者氧化硅/氮化硅(Oxide SiN,ON)侧墙。   到了0.18μm时代,这个氮化硅侧墙的应力太大,会造成饱和电流降低,漏电增加。为了降低应力,需要提高沉积温度到700℃,量产的热成本将会提高,同样会增加漏电。因此在0.18μm时代选用ONO侧墙。底部还是快速热氧化(Rapid Thermal Oxidation,RTO)形成的氧化硅,然后在中间沉积一薄层氮化硅,再沉积一层TEOS氧化硅。先蚀刻TEOS氧化硅,停止在氮化硅上,再蚀刻氮化硅停在RTO的氧化硅上,这样既满足应力和热成本需求,也不会对衬底有损伤。到了65nm 以下的时代,由于侧墙厚度的减少,应力不再是重要的影响,ON侧墙以工艺简单、控制稳定的优点,再次在先进半导体技术中得到广泛的应用。表3.7比较了不同介质层沉积方式的特点。   表3.7不同介质层沉积方式的特性 Deposition Type Temperature/℃ Thermal Budget Step Coverage Within wafer Uniformity Furnace(LPCVD) 650 Worse Worse Worse ALD(Atomic Layer Deposition) 450 Better Better Better 550 Better Better Better  

偏置侧墙的发展

【概要描述】栅极尺寸1.0pm以下的工艺,我们称之为亚微米工艺。而到0.25pm以下,我们称之为深亚微米工艺。而我们在亚微米以及深亚微米时代随着栅极长度/沟道长度的减小,主要面对的技术难题除了隧穿(Punch Through)就是沟道电场(Channel Electric Field)导致的热载流子效应。主要是由于耗尽区宽度延展进入沟道,导致有效沟道长度变窄,所以等效加在沟道上的电场则增加(Vd/Leff),导致了沟道载流子碰撞能增加产生新电子空穴对(Electron-hole Pair),进而形成热载流子注入效应(Hot Carriers Effector or Injection,HCE or HCI)。

 

如何防止沟道的热载流子效应,只能通过减少耗尽区宽度来提高沟道的有效长度。一方面可以通过增加沟道区域的浓度,防穿通注入(NAPTimplant)或者先进工艺中采用的Pocket implant来抑制耗尽区宽度延伸。另一方面,就是降低源漏区的PN结浓度,这样也可以降低耗尽区宽度。前者可以抑制穿通,但不可能一直提高浓度,毕竟会影响沟道开启电压。对于后者,采用个低掺杂的漏极(Light Doped Drain,LDD)作为N+_Source/Drain的Junction的过渡区,从原来的N+/PW的PN结过渡到了NLDD-/P Well,所以PW那边的耗尽区宽度自然就变窄了。

 

从器件结构看,紧邻栅极的偏移侧墙宽度尺寸可以控制LDD相对栅极的位置,或者L.DD 掺杂深人到栅极下面的距离,达到控制栅极-漏极重叠电容(CGDO)的目的。后面的主侧墙(MainSpacer)会在后续的高浓度源漏区注入中,使LDD区得以保留,同时形成自对准的源漏区。

 

为了形成侧墙,首先要在栅极上沉积薄膜。假设薄膜沉积的厚度为a, 栅极高度为b,则栅极边上的侧墙高度为a+b。我们的侧墙蚀刻是回刻,而且是各向异性的蚀刻,可以等效地理解为只有向下蚀刻,没有或很少的侧向蚀刻,所以如果蚀刻量为厚度a,则栅极侧壁将只剩下侧墙残留,这就是我们想要的侧墙了。对于主侧墙来说,它的宽度就是LDD的长度,而它的宽度是由沉积薄膜的厚度来决定的,当然蚀刻本身也会对侧墙宽度有影响。

 

在亚微米时代,直接在栅极沉积硅酸四乙酯氧化硅(TEOS氧化硅),然后蚀刻停止在源漏硅上,形成侧墙。这种方法的问题是会造成硅损伤。所以当器件缩小至一定程度,漏电将无法控制。接下来到了0.25μm时代,因为TEOS氧化硅侧墙无法满足工艺需要所以后来发展到氮化硅侧墙。因为氮化硅侧墙蚀刻可以停止在下面的氧化硅层上,所以不会对硅有影响 这样的侧墙也叫氮化硅侧墙或者氧化硅/氮化硅(Oxide SiN,ON)侧墙。

 

到了0.18μm时代,这个氮化硅侧墙的应力太大,会造成饱和电流降低,漏电增加。为了降低应力,需要提高沉积温度到700℃,量产的热成本将会提高,同样会增加漏电。因此在0.18μm时代选用ONO侧墙。底部还是快速热氧化(Rapid Thermal Oxidation,RTO)形成的氧化硅,然后在中间沉积一薄层氮化硅,再沉积一层TEOS氧化硅。先蚀刻TEOS氧化硅,停止在氮化硅上,再蚀刻氮化硅停在RTO的氧化硅上,这样既满足应力和热成本需求,也不会对衬底有损伤。到了65nm 以下的时代,由于侧墙厚度的减少,应力不再是重要的影响,ON侧墙以工艺简单、控制稳定的优点,再次在先进半导体技术中得到广泛的应用。表3.7比较了不同介质层沉积方式的特点。

 

表3.7不同介质层沉积方式的特性





Deposition Type


Temperature/℃


Thermal Budget


Step Coverage


Within wafer Uniformity




Furnace(LPCVD)


650


Worse


Worse


Worse




ALD(Atomic Layer Deposition)


450


Better


Better


Better




550


Better


Better


Better







 

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  • 发布时间:2020-11-10 08:43
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偏置侧墙的发展:

 

栅极尺寸1.0pm以下的工艺,我们称之为亚微米工艺。而到0.25pm以下,我们称之为深亚微米工艺。而我们在亚微米以及深亚微米时代随着栅极长度/沟道长度的减小,主要面对的技术难题除了隧穿(Punch Through)就是沟道电场(Channel Electric Field)导致的热载流子效应。主要是由于耗尽区宽度延展进入沟道,导致有效沟道长度变窄,所以等效加在沟道上的电场则增加(Vd/Leff),导致了沟道载流子碰撞能增加产生新电子空穴对(Electron-hole Pair),进而形成热载流子注入效应(Hot Carriers Effector or Injection,HCE or HCI)。

 

如何防止沟道的热载流子效应,只能通过减少耗尽区宽度来提高沟道的有效长度。一方面可以通过增加沟道区域的浓度,防穿通注入(NAPTimplant)或者先进工艺中采用的Pocket implant来抑制耗尽区宽度延伸。另一方面,就是降低源漏区的PN结浓度,这样也可以降低耗尽区宽度。前者可以抑制穿通,但不可能一直提高浓度,毕竟会影响沟道开启电压。对于后者,采用个低掺杂的漏极(Light Doped Drain,LDD)作为N+_Source/Drain的Junction的过渡区,从原来的N+/PW的PN结过渡到了NLDD-/P Well,所以PW那边的耗尽区宽度自然就变窄了。

 

从器件结构看,紧邻栅极的偏移侧墙宽度尺寸可以控制LDD相对栅极的位置,或者L.DD 掺杂深人到栅极下面的距离,达到控制栅极-漏极重叠电容(CGDO)的目的。后面的主侧墙(MainSpacer)会在后续的高浓度源漏区注入中,使LDD区得以保留,同时形成自对准的源漏区。

 

为了形成侧墙,首先要在栅极上沉积薄膜。假设薄膜沉积的厚度为a, 栅极高度为b,则栅极边上的侧墙高度为a+b。我们的侧墙蚀刻是回刻,而且是各向异性的蚀刻,可以等效地理解为只有向下蚀刻,没有或很少的侧向蚀刻,所以如果蚀刻量为厚度a,则栅极侧壁将只剩下侧墙残留,这就是我们想要的侧墙了。对于主侧墙来说,它的宽度就是LDD的长度,而它的宽度是由沉积薄膜的厚度来决定的,当然蚀刻本身也会对侧墙宽度有影响。

 

在亚微米时代,直接在栅极沉积硅酸四乙酯氧化硅(TEOS氧化硅),然后蚀刻停止在源漏硅上,形成侧墙。这种方法的问题是会造成硅损伤。所以当器件缩小至一定程度,漏电将无法控制。接下来到了0.25μm时代,因为TEOS氧化硅侧墙无法满足工艺需要所以后来发展到氮化硅侧墙。因为氮化硅侧墙蚀刻可以停止在下面的氧化硅层上,所以不会对硅有影响 这样的侧墙也叫氮化硅侧墙或者氧化硅/氮化硅(Oxide SiN,ON)侧墙。

 

到了0.18μm时代,这个氮化硅侧墙的应力太大,会造成饱和电流降低,漏电增加。为了降低应力,需要提高沉积温度到700℃,量产的热成本将会提高,同样会增加漏电。因此在0.18μm时代选用ONO侧墙。底部还是快速热氧化(Rapid Thermal Oxidation,RTO)形成的氧化硅,然后在中间沉积一薄层氮化硅,再沉积一层TEOS氧化硅。先蚀刻TEOS氧化硅,停止在氮化硅上,再蚀刻氮化硅停在RTO的氧化硅上,这样既满足应力和热成本需求,也不会对衬底有损伤。到了65nm 以下的时代,由于侧墙厚度的减少,应力不再是重要的影响,ON侧墙以工艺简单、控制稳定的优点,再次在先进半导体技术中得到广泛的应用。表3.7比较了不同介质层沉积方式的特点。

3.7不同介质层沉积方式的特性

Deposition Type

Temperature/℃

Thermal Budget

Step Coverage

Within wafer Uniformity

Furnace(LPCVD)

650

Worse

Worse

Worse

ALD(Atomic Layer Deposition)

450

Better

Better

Better

550

Better

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